什么是 CoWoS 先进封装
CoWoS(Chip-on-Wafer-on-Substrate)是台积电(TSMC)在 2012 年推出的2.5D 先进封装平台,它在一块共用的硅中介层(Silicon Interposer)上集成多颗芯片——通常是 1 颗 GPU/ASIC + 多颗 HBM 内存,使得芯片间的数据传输带宽提升一个数量级,延迟降到极致。
2023 年后,随着英伟达 H100/H200、AMD MI300X、谷歌 TPU、华为昇腾等 AI 芯片全面采用 CoWoS 封装,这一原本相对小众的工艺成为整个 AI 产业链最稀缺、最不可替代的环节。台积电 CoWoS 月产能从 2023 年初的 8K 片晶圆扩到 2024 年底 40K 片,2025 年规划到 80K 片,但仍然供不应求。
对 AI 行业来说,有钱不一定买得到 H100,但买到 H100 就意味着背后有 CoWoS 产能为它"让路"。CoWoS 的扩产节奏,直接决定全球 AI 算力供给的天花板。
为什么需要先进封装
过去 60 年,芯片性能提升主要依靠制程缩小(摩尔定律)——晶体管越做越小,单颗芯片塞下越多晶体管。但 2020 年后,3nm/2nm 制程的良率与成本都急剧恶化,继续缩小变得"事倍功半"。
另一方面,AI 大模型对算力的需求每 6-12 个月翻一倍,远超摩尔定律的节奏。芯片设计者发现:与其拼命缩小制程,不如把多颗已成熟的芯片用先进封装拼在一起,实现性能与产能的同步突破。这就是所谓的"封装即工艺"(Packaging as a Process Node)。
先进封装的本质是把过去的"PCB 板级互连"(几 GB/s 带宽、纳秒级延迟)升级到"封装内互连"(TB/s 带宽、皮秒级延迟),让 GPU 与 HBM 之间的"数据高速公路"宽度暴涨数十倍。
CoWoS 的三种工艺路线
CoWoS 自 2012 年推出以来已经迭代多代,目前主要分三种工艺:
CoWoS-S(Silicon Interposer):最经典的版本,使用硅中介层连接 GPU 与 HBM。优点是带宽最高、技术最成熟,缺点是硅中介层尺寸受光罩限制(传统约 858mm²),且成本高。英伟达 H100/H200/B100 均采用 CoWoS-S。
CoWoS-R(RDL Interposer):用有机重布线层(RDL)替代硅中介层,成本更低、尺寸更灵活,适合中端 AI 芯片或网络芯片。
CoWoS-L(Local Silicon Interconnect):折中方案,仅在芯片连接的局部区域使用硅,其余部分用有机材料,既能突破硅光罩限制(最大可做 5.5 倍光罩,约 4700mm²),又能控制成本。英伟达 B200/GB200/Rubin、AMD MI350 等下一代芯片均采用 CoWoS-L。
从 H100 到 GB200,单颗芯片封装面积从 814mm² 跃升到 1700mm²+,对应的 HBM 容量从 80GB 提升到 192GB——这一切都是 CoWoS-L 的功劳。
CoWoS 与 HBM、Chiplet 的关系
CoWoS 之所以重要,是因为它同时绑定了 HBM(高带宽内存)和 Chiplet(芯粒) 两大 AI 芯片关键技术。
HBM 通过 TSV(硅穿孔)垂直堆叠 8-12 层 DRAM Die,带宽是 GDDR 的 5-10 倍,但 HBM 必须紧贴 GPU 才能发挥作用,这就是 CoWoS 的核心使命。一颗 B200 周围围着 8 颗 HBM3e,全部由 CoWoS 中介层连接。HBM 卖多少颗,本质上由 CoWoS 产能决定。
Chiplet(芯粒)则是把一颗大芯片拆成多颗小芯片(Compute Die / IO Die / Cache Die),分别用最合适的制程制造,最后用先进封装拼合。AMD MI300X(13 颗 Chiplet)、英伟达 GB200(2 颗 GPU Die)、苹果 M Ultra 系列,本质都是 Chiplet 思路。Chiplet 让芯片性能不再受单颗良率拖累,但要求封装技术必须强大——CoWoS 是目前最成熟的 Chiplet 集成平台。
全球 CoWoS 供需格局
需求侧:2024 年英伟达独自吃掉台积电 50%+ 的 CoWoS 产能,AMD/谷歌/亚马逊/Meta/华为/特斯拉/Marvell 等瓜分剩余产能。2025 年随着 GB200/B100/MI350 量产,需求继续上涨。摩根士丹利预计 2025 年 CoWoS 缺口仍超 30%。
供给侧:台积电长期占据 90%+ 的 CoWoS 市场份额,但已无法满足需求,正在三管齐下扩产:
- 自建:嘉义 AP6/AP7 厂 2025-2026 年陆续投产,2026 年底 CoWoS 月产能目标 80K-100K 片
- 外包给 OSAT 厂:把后段封装外包给日月光(ASE)、Amkor 等,自身专注前段
- 替代方案:推 InFO-L、SoIC 等新平台分散需求
三星与英特尔也在追赶,三星的 I-Cube/X-Cube、英特尔的 EMIB/Foveros 均是同类方案,但量产成熟度与产能与台积电仍有差距。
3D 封装与 SoIC:CoWoS 的下一站
CoWoS 本质仍是 2.5D(芯片平铺,通过中介层互连),下一代是真正的 3D 封装——芯片之间垂直堆叠,通过 TSV 直接打通。台积电的 SoIC(System on Integrated Chips)、英特尔 Foveros Direct、三星 X-Cube 均是 3D 封装代表。
3D 封装的带宽再上一个台阶,但工艺难度极高(热设计、应力、良率全是挑战),目前仅 AMD Ryzen 3D V-Cache、苹果 M3 Ultra、台积电 N3+SoIC 等少数产品规模化。预计 2026-2028 年成为 AI 芯片新主流。
国产先进封装产业链
中国大陆在传统封装(QFN/BGA/WLCSP)市场份额超过 40%,前三大封测厂(长电/通富/华天)合计市占率全球前十。但在 CoWoS 这种顶级先进封装上,仍处于追赶阶段。
长电科技(600584):中国封测龙头、全球第三大封测厂(仅次于日月光、Amkor)。已具备 XDFOI(类 CoWoS)能力,2024 年突破 2.5D 量产,服务国产 AI 芯片客户。
通富微电(002156):AMD 的主要封测合作伙伴(承接 MI300 系列部分订单),具备 2.5D/Chiplet 封装能力。
华天科技(002185):中端封测领先,布局 SiP/WLCSP/HBM 封装。
盛合晶微(未上市):中科院出身,聚焦 2.5D/3D 高端封装,服务国产 AI 芯片。
设备与材料:
- 中微公司(688012):刻蚀设备,先进封装关键
- 华海清科(688120):CMP 设备,先进封装制造刚需
- 兴森科技(002436):ABF 载板/IC 载板,先进封装上游材料
- 深南电路(002916):IC 载板,服务全球封测厂
- 沪硅产业(688126):硅中介层、SOI 衬底
CoWoS 产业的三大风险
风险一:扩产节奏不及预期。CoWoS 厂房建设周期 18-24 个月,设备交付与产线调试均需要时间,任何节点延迟都会传导到下游 AI 芯片供给。
风险二:技术路线变化。若 3D SoIC、玻璃基板等新方案快速取代 2.5D CoWoS,现有产能与产业链布局可能贬值。
风险三:地缘政治。美国对中国半导体出口管制不断收紧,先进封装相关设备(光刻机、键合机)与 HBM 出口受限,影响国产产业链可获得性。
未来五年展望
从产业逻辑看,CoWoS 与先进封装是 AI 算力时代最确定的稀缺资源之一:需求由大模型训练驱动,持续扩张;供给受工艺与资本壁垒约束,扩产缓慢。台积电 2025-2027 年 CoWoS 产能年均增速 50%+,仍难以完全满足需求。
对国产产业链而言,在 CoWoS 这一最高端的封装环节实现追赶仍需 3-5 年,但在 HBM 封装、Chiplet 集成、ABF 载板、CMP 设备等细分环节,国产化窗口正在打开。从"摩尔定律"到"封装定律",中国先进封装产业链正迎来历史性机遇。本文不构成投资建议。